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Für die siebte Auflage des Power-Prozessors hat sich IBM viel vorgenommen und auf der Hot Chips Conference im kalifornischen Palo Alto einen groben Überblick gewährt: Der Prozessor soll acht statt wie bisher beim Power6 nur zwei Kerne enthalten. Der L3-Cache zieht mit aufs Die und residiert nicht mehr auf dem CPU-Modul. Dabei setzt IBM nicht wie AMD, Intel und Co. auf SRAM-Zellen, sondern auf embedded DRAM (eDRAM). Das spart sehr viele Transistoren, denn eine SRAM-Zelle braucht derer sechs, wohingegen eine DRAM-Zelle mit je einem Transistor und Kondensator auskommt.

Nicht ohne Augenzwinkern präsentierten die IBM-Entwickler daher nicht nur die Zahl von 1,2 Milliarden Transistoren, sondern auch ein Äquivalent von 2,7 Milliarden, wenn die 32 MByte L3-Cache als SRAM ausgeführt wären. Damit hätte IBM dann mal wieder das größte CPU-Die. So dürfte die "Krone" derzeit an den Nehalem EX von Intel gehen, der Power7 misst "nur" 567 mm².

Pro Kern führt Power7 wahlweise 1, 2 oder vier Threads simultan aus. Die L2-Caches schrumpfen auf 256 KByte; dafür halbiert sich im Vergleich zum Vorgänger ihre Latenz. Zwei Speicher-Controller sorgen für eine kontinuierliche Speichertransferrate von 100 GByte/s. Ein Multi-CPU-Modul mit vier Power7-CPUs schafft gar 400 GByte/s. Für bis zu 32 Sockel sieht IBM Links vor. Aber es soll auch CPUs mit vier oder sechs Kernen geben.

Quelle: Heise Newsticker

Zuletzt geändert am: Aug 27 2009 um 07:40